[전기/반도체 공학] AI 가속기 메모리 병목과 HBM의 TSV 패키징 전기적 특성

💡 TL;DR (요약) - AI 가속기의 폰 노이만 병목을 해결하기 위해 D램을 수직 적층하는 HBM이 도입됨.
- TSV(실리콘 관통 전극) 기술은 밀리미터(mm) 단위의 기존 배선을 마이크로미터(μm) 단위로 단축해 저항(R)과 발열을 낮춤.
- 그러나 3D 적층 구조 자체의 '열 갇힘(Thermal Trap)' 문제가 발생하며, 이를 해결하기 위해 SK하이닉스(MR-MUF), 삼성전자(TC NCF) 등 고도화된 방열 패키징 공정이 필수적으로 요구됨.

대규모 파라미터를 연산하는 AI 가속기(GPU, NPU)의 연산 속도가 급증하면서, 프로세서와 메모리 간의 데이터 전송 대역폭이 이를 따라가지 못하는 폰 노이만 병목(Von Neumann Bottleneck) 현상이 물리적 한계에 부딪혔다. 이를 극복하기 위해 메모리 업계는 D램을 수직으로 쌓아 올려 대역폭을 극대화하는 HBM(High Bandwidth Memory)을 표준으로 채택했다. 적층된 칩 사이의 데이터 통로를 뚫는 TSV 패키징의 전기적 특성과 열역학적 과제를 실무 관점에서 짚어본다.

TSV 도입 배경과 전기 저항 감소 원리

레거시 패키징의 물리적 한계

전통적인 반도체 패키징이나 저가형 칩에서는 칩의 가장자리를 금선으로 잇는 와이어 본딩(Wire Bonding) 방식이 여전히 널리 쓰인다. 하지만 수천 개의 입출력(I/O) 핀이 필요한 AI 연산 메모리에 이 방식을 적용할 경우, 밀리미터(mm) 단위의 긴 데이터 이동 경로 탓에 기생 정전용량과 전기 저항이 급증하여 신호 지연(RC Delay)이 발생한다.

TSV의 최단 거리 배선 메커니즘

TSV(Through Silicon Via)는 실리콘 웨이퍼 내부에 수십 마이크로미터(μm) 직경의 미세한 구멍을 뚫고 구리(Cu)를 채워 상하단 칩을 꿰뚫듯 직접 연결한다. 도체의 전기 저항(R)은 길이(L)에 비례하고 단면적(A)에 반비례한다.

R = ρ(L/A) [저항 공식]
Q = I²Rt [줄의 법칙에 따른 발열량]

TSV는 배선 길이(L)를 기존 방식 대비 극단적인 마이크로미터 단위로 좁힌다. 저항(R)의 급감은 대용량 데이터를 초고속으로 전송할 때 발생하는 전력 손실을 줄이고 신호 무결성을 확보하는 물리적 바탕이 된다.

3D 적층의 딜레마: 열 갇힘(Thermal Trap)과 방열 공정

TSV 저항 감소와 적층 구조의 상충

줄의 법칙에 따라 배선 저항이 줄어들면 도체 내부의 자체 발열(Q)은 물리적으로 감소한다. 하지만 HBM은 여러 장의 D램 칩을 좁은 공간에 수직으로 밀어 넣은 3D 구조다. 전기적 저항으로 인한 열은 줄어들었을지언정, 각 칩이 연산하며 뿜어내는 막대한 열이 외부로 빠져나가지 못하고 내부 층에 갇히는 '열 갇힘(Thermal Trap)' 현상이 심각한 문제로 대두된다.

메모리 제조사들의 방열 패키징 솔루션

단순히 구멍을 뚫어 칩을 잇는 것을 넘어, 적층된 칩 사이사이에 열 방출을 돕는 절연 물질을 얼마나 얇고 균일하게 채워 넣느냐가 수율과 성능을 결정한다. 현재 업계를 리드하는 SK하이닉스는 칩 사이에 액체 형태의 보호재를 주입해 굳히는 MR-MUF(Mass Reflow Molded Underfill) 공정을 통해 방열 성능을 극대화했고, 삼성전자는 열압착 방식의 TC NCF(Thermal Compression Non-Conductive Film) 기술을 고도화하며 열 제어 문제를 풀어나가고 있다.